一区二区三区三上|欧美在线视频五区|国产午夜无码在线观看视频|亚洲国产裸体网站|无码成年人影视|亚洲AV亚洲AV|成人开心激情五月|欧美性爱内射视频|超碰人人干人人上|一区二区无码三区亚洲人区久久精品

搜索歷史

清空
搜索熱詞
      0
      • 聊天消息
      • 系統(tǒng)消息
      • 評(píng)論與回復(fù)
      VIP于 到期 續(xù)費(fèi)
      登錄后你可以
      • 下載海量資料
      • 學(xué)習(xí)在線課程
      • 觀看技術(shù)視頻
      • 寫文章/發(fā)帖/加入社區(qū)
      會(huì)員中心
      創(chuàng)作中心
      發(fā)布
      創(chuàng)作活動(dòng)

      完善資料讓更多小伙伴認(rèn)識(shí)你，還能領(lǐng)取20積分哦，立即完善>

      3天內(nèi)不再提示

      FPGA設(shè)計(jì)論壇

      文章：459 被閱讀：137.4w 粉絲數(shù)：75 關(guān)注數(shù)：0 點(diǎn)贊數(shù)：25

      廣告

      Verilog編寫規(guī)范

      用最右邊的字符下劃線代表低電平有效,高電平有效的信號(hào)不得以下劃線表示,短暫的有效信號(hào)建議采用高電平有....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-11 09:36 ?397次閱讀

      DDR3 SDRAM配置教程

      DDR3 SDRAM(Double-Data-Rate ThreeSynchronous Dynam....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-10 09:42 ?2992次閱讀
      DDR3 SDRAM配置教程

      基于FPGA的FIFO實(shí)現(xiàn)

      FIFO(First in First out)為先進(jìn)先出隊(duì)列，具有存儲(chǔ)功能，可用于不同時(shí)鐘域間傳輸....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-09 09:55 ?631次閱讀
      基于FPGA的FIFO實(shí)現(xiàn)

      一文詳解AXI DMA技術(shù)

      AXI直接數(shù)值存?。―rect Memory Access，DMA）IP核在AXI4內(nèi)存映射和AXI....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-03 09:32 ?1004次閱讀
      一文詳解AXI DMA技術(shù)

      一文詳解Video In to AXI4-Stream IP核

      Video In to AXI4-Stream IP核用于將視頻源(帶有同步信號(hào)的時(shí)鐘并行視頻數(shù)據(jù)，....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-03 09:28 ?1298次閱讀
      一文詳解Video In to AXI4-Stream IP核

      FPGA在數(shù)字化時(shí)代的主要發(fā)展趨勢(shì)

      隨著數(shù)字化時(shí)代的飛速發(fā)展，人工智能（AI）、大數(shù)據(jù)分析、自動(dòng)駕駛等新興領(lǐng)域的需求不斷攀升。FPGA作....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-02 09:49 ?737次閱讀
      FPGA在數(shù)字化時(shí)代的主要發(fā)展趨勢(shì)

      詳解Zynq中的SPI控制器

      本文簡(jiǎn)單介紹Zynq中的SPI控制器。本文將“master”稱為“主機(jī)”；將“slave”稱為“從機(jī)....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-31 10:35 ?587次閱讀
      詳解Zynq中的SPI控制器

      Zynq7000處理器的配置詳解

      添加好ZYNQ7 Processing System IP核后，需要對(duì)其進(jìn)行配置，雙擊彈出如下窗口。....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-27 09:37 ?1212次閱讀
      Zynq7000處理器的配置詳解

      FPGA學(xué)習(xí)筆記

      線網(wǎng)類型表示硬件電路元件之間實(shí)際存在的物理連線，有很多種：wire、tri、wor等等，當(dāng)然日常使用....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-27 09:34 ?766次閱讀
      FPGA學(xué)習(xí)筆記

      基于Verilog語言實(shí)現(xiàn)CRC校驗(yàn)

      CRC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-24 10:36 ?1449次閱讀
      基于Verilog語言實(shí)現(xiàn)CRC校驗(yàn)

      一文詳解Vivado時(shí)序約束

      Vivado的時(shí)序約束是保存在xdc文件中，添加或創(chuàng)建設(shè)計(jì)的工程源文件后，需要?jiǎng)?chuàng)建xdc文件設(shè)置時(shí)序....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-24 09:44 ?3513次閱讀
      一文詳解Vivado時(shí)序約束

      一文詳解Verilog HDL

      Verilog HDL（Hardware Description Language）是一種硬件描述語....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 15:17 ?2472次閱讀
      一文詳解Verilog HDL

      千兆網(wǎng)絡(luò)PHY芯片RTL8211E的實(shí)踐應(yīng)用

      以太網(wǎng)MAC模塊負(fù)責(zé)實(shí)現(xiàn)以太網(wǎng)MAC子層的功能，完成802.3ab的數(shù)據(jù)封裝與解封。其同時(shí)負(fù)責(zé)適配硬....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 13:56 ?4857次閱讀
      千兆網(wǎng)絡(luò)PHY芯片RTL8211E的實(shí)踐應(yīng)用

      基于FPGA的DS18B20數(shù)字溫度傳感器測(cè)溫實(shí)例

      本文將使用三段式狀態(tài)機(jī)（Moore型）的寫法來對(duì)DS18B20進(jìn)行測(cè)溫操作，以便了解DS18B20和....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 11:06 ?1487次閱讀
      基于FPGA的DS18B20數(shù)字溫度傳感器測(cè)溫實(shí)例

      AXI接口FIFO簡(jiǎn)介

      AXI接口FIFO是從Native接口FIFO派生而來的。AXI內(nèi)存映射接口提供了三種樣式：AXI4....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 10:31 ?1060次閱讀
      AXI接口FIFO簡(jiǎn)介

      如何使用FPGA驅(qū)動(dòng)并行ADC和DAC芯片，使用不同編碼方式的ADC與DAC時(shí)的注意事項(xiàng)

      ADC和DAC是FPGA與外部信號(hào)的接口，從數(shù)據(jù)接口類型的角度劃分，有低速的串行接口和高速的并行接口....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-14 13:54 ?1177次閱讀
      如何使用FPGA驅(qū)動(dòng)并行ADC和DAC芯片，使用不同編碼方式的ADC與DAC時(shí)的注意事項(xiàng)

      復(fù)位電路的作用、控制方式和類型

      復(fù)位電路也是數(shù)字邏輯設(shè)計(jì)中常用的電路，不管是 FPGA 還是 ASIC 設(shè)計(jì)，都會(huì)涉及到復(fù)位，一般 ....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-12 13:54 ?2309次閱讀
      復(fù)位電路的作用、控制方式和類型

      AXI握手時(shí)序優(yōu)化—pipeline緩沖器

      skid buffer（pipeline緩沖器）介紹 ??解決ready/valid兩路握手的時(shí)序困....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-08 17:10 ?548次閱讀
      AXI握手時(shí)序優(yōu)化—pipeline緩沖器

      DDR內(nèi)存控制器的架構(gòu)解析

      DDR內(nèi)存控制器是一個(gè)高度集成的組件，支持多種DDR內(nèi)存類型（DDR2、DDR3、DDR3L、LPD....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-05 13:47 ?1753次閱讀
      DDR內(nèi)存控制器的架構(gòu)解析

      FPGA設(shè)計(jì)調(diào)試流程

      調(diào)試，即Debug，有一定開發(fā)經(jīng)驗(yàn)的人一定會(huì)明確這是設(shè)計(jì)中最復(fù)雜最磨人的部分。對(duì)于一個(gè)龐大復(fù)雜的FP....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-04 11:02 ?1207次閱讀
      FPGA設(shè)計(jì)調(diào)試流程

      增量式編碼器原理介紹

      增量式編碼器是一種將位移信息轉(zhuǎn)換成周期性電信號(hào)，再將電信號(hào)轉(zhuǎn)換成脈沖計(jì)數(shù)的裝置。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-03 10:21 ?1012次閱讀
      增量式編碼器原理介紹

      Vivado FIR IP核實(shí)現(xiàn)

      Xilinx的FIR IP核屬于收費(fèi)IP，但是不需要像 Quartus那樣通過修改license文件....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-01 14:44 ?1685次閱讀
      Vivado FIR IP核實(shí)現(xiàn)

      Verilog中signed和$signed()的用法

      1、在verilog中有時(shí)會(huì)用signed修飾符來修飾定義的數(shù)據(jù)，運(yùn)算的時(shí)候也會(huì)用$signed（）....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-17 17:47 ?657次閱讀
      Verilog中signed和$signed()的用法

      根據(jù)波形圖編寫Verilog代碼

      根據(jù)下面的時(shí)序圖實(shí)現(xiàn)這個(gè)組合邏輯電路。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-17 14:38 ?524次閱讀
      根據(jù)波形圖編寫Verilog代碼

      FPGA上的圖像處理算法集成與優(yōu)化

      本文詳細(xì)介紹了多種圖像處理技術(shù)，包括RG/GB單通道提取、亮度和對(duì)比度調(diào)整、圖像反轉(zhuǎn)、均值濾波、高斯....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-14 13:46 ?655次閱讀
      FPGA上的圖像處理算法集成與優(yōu)化

      基于FPGA的DVP協(xié)議實(shí)現(xiàn)標(biāo)準(zhǔn)圖像數(shù)據(jù)流轉(zhuǎn)換

      DVP（Digital Video Port） 是傳統(tǒng)的sensor輸出接口，采用并行輸出方式，d數(shù)....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-11 14:22 ?1645次閱讀
      基于FPGA的DVP協(xié)議實(shí)現(xiàn)標(biāo)準(zhǔn)圖像數(shù)據(jù)流轉(zhuǎn)換

      一文詳解JESD204B協(xié)議

      其實(shí)使用到ADI的東西，基本也就沒有太去關(guān)注協(xié)議這些東西，只是簡(jiǎn)簡(jiǎn)單單的有個(gè)了解就行，在實(shí)際調(diào)試的時(shí)....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-08 13:45 ?2625次閱讀
      一文詳解JESD204B協(xié)議

      SPI通信總線概述和Verilog實(shí)現(xiàn)

      SPI = Serial Peripheral Interface，是串行外圍設(shè)備接口，是一種高速，....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-07 14:28 ?1415次閱讀
      SPI通信總線概述和Verilog實(shí)現(xiàn)

      FPGA圖像處理基礎(chǔ)----實(shí)現(xiàn)緩存卷積窗口

      像素行與像素窗口 一幅圖像是由一個(gè)個(gè)像素點(diǎn)構(gòu)成的，對(duì)于一幅480*272大小的圖片來說，其寬度是48....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-07 10:43 ?825次閱讀
      FPGA圖像處理基礎(chǔ)----實(shí)現(xiàn)緩存卷積窗口

      高速接口7系列收發(fā)器GTP介紹

      1. 前言 最近在做以太網(wǎng)相關(guān)的東西，其中一個(gè)其中想要使用MAC通過光電轉(zhuǎn)換模塊來完成數(shù)據(jù)的收發(fā)。在....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-24 11:53 ?998次閱讀
      高速接口7系列收發(fā)器GTP介紹