FPGA外接FT232H配置FIFO實(shí)現(xiàn)USB通信回環(huán)測(cè)試
USB英文全稱(chēng) Universal Serial Bus，即通用串行總線(xiàn)，是一個(gè)外部總線(xiàn)標(biāo)準(zhǔn)，用于規(guī)....
FPGA在機(jī)器學(xué)習(xí)中的具體應(yīng)用
隨著機(jī)器學(xué)習(xí)和人工智能技術(shù)的迅猛發(fā)展，傳統(tǒng)的中央處理單元（CPU）和圖形處理單元（GPU）已經(jīng)無(wú)法滿(mǎn)....
復(fù)位電路的核心功能和主要類(lèi)型
復(fù)位電路（Reset Circuit） 是數(shù)字系統(tǒng)中的關(guān)鍵功能模塊，用于確保設(shè)備在上電、電壓波動(dòng)或異....
基于FPGA的AHT10溫濕度傳感器驅(qū)動(dòng)設(shè)計(jì)
傳感器輸出經(jīng)過(guò)標(biāo)定的數(shù)字信號(hào)輸出，通過(guò)標(biāo)準(zhǔn)的I2C接口傳輸數(shù)據(jù)。
基于MATLAB實(shí)現(xiàn)FM調(diào)制解調(diào)
首先FM調(diào)制時(shí)屬于非線(xiàn)性調(diào)制中的一種，常見(jiàn)的非線(xiàn)性調(diào)制時(shí)FM(頻率調(diào)制)，PM(相位)調(diào)制。
詳解ADC電路的靜態(tài)仿真和動(dòng)態(tài)仿真
ADC電路主要存在靜態(tài)仿真和動(dòng)態(tài)仿真兩類(lèi)仿真，針對(duì)兩種不同的仿真，我們存在不同的輸入信號(hào)和不同的數(shù)據(jù)....
基于FPGA的DVP接口實(shí)現(xiàn)
DVP接口（Digital Video Port）是一種用于數(shù)字視頻傳輸?shù)牟⑿薪涌冢Ｒ?jiàn)于嵌入式系統(tǒng)....
基于FPGA搭建神經(jīng)網(wǎng)絡(luò)的步驟解析
本文的目的是在一個(gè)神經(jīng)網(wǎng)絡(luò)已經(jīng)通過(guò)python或者M(jìn)ATLAB訓(xùn)練好的神經(jīng)網(wǎng)絡(luò)模型，將訓(xùn)練好的模型的....
基于FPGA的AM調(diào)制系統(tǒng)設(shè)計(jì)方案
本系統(tǒng)由FPGA、串口屏、DAC模塊和AD831組成。FPGA通過(guò)調(diào)用宏功能模塊NCO，按照輸入時(shí)鐘....
一文詳解頻率合成技術(shù)
一般是以高穩(wěn)定度參考源比如晶振所產(chǎn)生的頻率信號(hào)作為基準(zhǔn)，經(jīng)過(guò)必要的的加減乘除運(yùn)算(對(duì)不同信號(hào)混頻可以....
FPGA的定義和基本結(jié)構(gòu)
FPGA 的全稱(chēng)為 Field-Programmable Gate Array，即現(xiàn)場(chǎng)可編程門(mén)陣列。....
Xilinx Shift RAM IP概述和主要功能
Xilinx Shift RAM IP 是 AMD Xilinx 提供的一個(gè) LogiCORE IP....
AXI協(xié)議規(guī)范總結(jié)
寫(xiě)數(shù)據(jù)通道從主設(shè)備傳輸數(shù)據(jù)到從設(shè)備，在寫(xiě)傳輸時(shí)，從設(shè)備使用寫(xiě)響應(yīng)通道通知主設(shè)備傳輸完成。
verilog模塊的調(diào)用、任務(wù)和函數(shù)
在做模塊劃分時(shí)，通常會(huì)出現(xiàn)這種情形，某個(gè)大的模塊中包含了一個(gè)或多個(gè)功能子模塊，verilog是通過(guò)模....
在Vivado調(diào)用MIG產(chǎn)生DDR3的問(wèn)題解析
下面是調(diào)用的DDR3模塊的，模塊的倒數(shù)第二行是，模塊的時(shí)鐘輸入，時(shí)鐘源來(lái)自PLL產(chǎn)生的系統(tǒng)時(shí)鐘的倍頻....
Vivado 2018.3軟件的使用教程
大家好，歡迎來(lái)到至芯科技FPGA煉獄營(yíng)地，準(zhǔn)備開(kāi)啟我們的偉大征程！正所謂“兵馬未動(dòng)，糧草先行”，戰(zhàn)前....
FPGA EDA軟件的位流驗(yàn)證
位流驗(yàn)證，對(duì)于芯片研發(fā)是一個(gè)非常重要的測(cè)試手段，對(duì)于純軟件開(kāi)發(fā)人員，最難理解的就是位流驗(yàn)證。在FPG....
Xilinx Ultrascale系列FPGA的時(shí)鐘資源與架構(gòu)解析
Ultrascale是賽靈思開(kāi)發(fā)的支持包含步進(jìn)功能的增強(qiáng)型FPGA架構(gòu)，相比7系列的28nm工藝，U....
FPGA時(shí)序約束之設(shè)置時(shí)鐘組
Vivado中時(shí)序分析工具默認(rèn)會(huì)分析設(shè)計(jì)中所有時(shí)鐘相關(guān)的時(shí)序路徑，除非時(shí)序約束中設(shè)置了時(shí)鐘組或fal....
ZYNQ FPGA的PS端IIC設(shè)備接口使用
zynq系列中的FPGA，都會(huì)自帶兩個(gè)iic設(shè)備，我們直接調(diào)用其接口函數(shù)即可運(yùn)用。使用xilinx官....
Vivado HLS設(shè)計(jì)流程
為了盡快把新產(chǎn)品推向市場(chǎng)，數(shù)字系統(tǒng)的設(shè)計(jì)者需要考慮如何加速設(shè)計(jì)開(kāi)發(fā)的周期。設(shè)計(jì)加速主要可以從“設(shè)計(jì)的....
RISC-V五級(jí)流水線(xiàn)CPU設(shè)計(jì)
本文實(shí)現(xiàn)的CPU是一個(gè)五級(jí)流水線(xiàn)的精簡(jiǎn)版CPU(也叫PCPU，即pipeline)，包括IF(取指令....
工商網(wǎng)監(jiān)